2018년 추계학술대회
Current Result Document :
| 한글제목(Korean Title) |
SHA3-512 해시 함수의 최적 하드웨어 설계조건 분석 |
| 영문제목(English Title) |
Analysis of Optimal Hardware Design Conditions for SHA3-512 Hash Function |
| 저자(Author) |
김동성
신경욱
Dong-seong Kim
Kyung-wook Shin
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| 원문수록처(Citation) |
VOL 22 NO. 02 PP. 0187 ~ 0189 (2018. 10) |
한글내용
(Korean Abstract) |
본 논문에서는 Secure Hash Algorithm3-512 (SHA3-512) 해시 함수의 최적 하드웨어 설계조건을 분석하였다. SHA3-512 해시 코어를 64-비트, 320-비트, 640-비트, 960-비트 그리고 1600-비트의 5가지 데이터 패스로 설계하여 RTL 시뮬레이션을 통해 기능을 검증하였으며, Xilinx Virtex-5 FPGA 디바이스로 합성한 결과를 바탕으로 최대 동작주파수, 처리율 그리고 슬라이스 수를 비교하였다. 분석 결과로부터, SHA3-512 해시 코어를 1600-비트의 데이터 패스로 설계하는 것이 가장 우수한 성능을 갖는 것으로 확인되었다.
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영문내용
(English Abstract) |
In this paper, the optimal design conditions for hardware implementation of the Secure Hash Algorithm3-512 (SHA3-512) hash function were analyzed. Five SHA3-512 hash cores with data-path of 64-bit, 320-bit, 640-bit, 960-bit, and 1600-bit were designed, and their functionality were verified by RTL simulation. Based on the results synthesized with Xilinx Virtex-5 FPGA device, we evaluated the performance of the SHA3-512 hash cores, including maximum frequency, throughput, and occupied slices. The analysis results show that the best hardware performance of SHA3-512 hash core can be achieved by designing it with 1600-bit data-path.
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| 키워드(Keyword) |
Secure Hash Algorithm3
Hash
KECCAK
Security
Integrity
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