| 한글제목(Korean Title) |
높은 처리량을 가지는 AES를 위한 효율적인 파이프라인을 적용한 하드웨어 설계 |
| 영문제목(English Title) |
Hardware Design with Efficient Pipelining for High-throughput AES |
| 저자(Author) |
Alexander O.A Antwi
류광기
Alexander O.A Antwi
Kwangki Ryoo
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| 원문수록처(Citation) |
VOL 21 NO. 02 PP. 0578 ~ 0580 (2017. 10) |
한글내용
(Korean Abstract) |
IoT 기술의 발전으로 IoT 기기들 사이의 통신에 보안이 중요해지고 있으며, 다양한 보안 알고리즘을 사용하고 있다. 많은 대칭 키 알고리즘 중에 AES (Advanced Encryption Standard) 알고리즘은 높은 보안성으로 지금까지 사용하고 있다. 본 논문에서는 효율적인 AES 알고리즘의 하드웨어 구조를 제안한다. 제안하는 하드웨어 구조는 암호화 모듈과 키 생성 모듈에 4단 파이프라인 구조를 적용하여, 높은 처리량과 낮은 지연시간을 가진다. 총 512비트의 일반 텍스트를 46 사이클에 처리가 가능하다. 제안하는 하드웨어 디자인은 65nm 공정에서 1.18GHz의 최대 주파수와 13Gbps의 처리량을 가지며, 180nm 공정에서 800MHz의 최대 주파수와 8.9Gbps의 처리량을 가진다.
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영문내용
(English Abstract) |
IoT technology poses a lot of security threats. Various algorithms are thus employed in ensuring security of transactions between IoT devices. Advanced Encryption Standard (AES) has gained huge popularity among many other symmetric key algorithms due to its robustness till date. This paper presents a hardware based implementation of the AES algorithm. We present a four-stage pipelined architecture of the encryption and key generation. This method allowed a total plain text size of 512 bits to be encrypted in 46 cycles. The proposed hardware design achieved a maximum frequency of 1.18GHz yielding a throughput of 13Gbps and 800MHz yielding a throughput of 8.9Gbps on the 65nm and 180nm processes respectively.
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| 키워드(Keyword) |
Symmetric key cryptography
Advanced Encryption Standard
AES
Pipeline Structure
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