| 한글제목(Korean Title) |
Verilog HDL 로 기술된 조합 논리회로의 Cadence SMV 기반 정형 검증 방법 |
| 영문제목(English Title) |
A Cadence SMV Based Formal Verification Method for Combinational Logics Written in Verilog HDL |
| 저자(Author) |
조성득
김영규
문병인
최윤자
Seond-Deuk Jo
Young-Kyu Kim
Byungin Moon
Yunja Choi
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| 원문수록처(Citation) |
VOL 22 NO. 02 PP. 1027 ~ 1030 (2015. 10) |
한글내용
(Korean Abstract) |
하드웨어 디자인 설게에서 초기 단계의 설계 오류 발견은 개발 비용 감소 및 설계 시간 단축 측면에서 그 효과가 매우 크다. 이러한 초기 설계 오류 발견을 위한 대표적인 방법으로는 정형 검증(formal verification)이 있으며, Cadence SMV(Symbolic Model Verifier)는 정형 검증을 위해 Verlog HEL(Hardware Description Language) 을 SMV 로 자동 변환 해주는 장점이 있지만, 사건 기반 구조(event based structure)의 sensitivity list 에 대한 지원을 하지 않는 한계가 있다. 이에 본 논문에서는 Cadence SMV 에서 디지털회로(digital circuit) 중 하나인 조합 논리회로(combinational logic circuit)를 sensitivity list 가 고려된 검증이 가능하도록 하는 방법을 제안한다. 신뢰성 있는 실험을 위해 본 논문에서는 제안하는 방법의 일반적인 규칙을 도출하였고, 도출된 규칙이 적용된 SMV 파일을 생성하는 자동화 프로그램을 구현하여 실험하였다. 실험결과 제안한 방법을 적용한 경우 기존 cadence SMV가 발견하지 못한 설곗항의 오류를 발견할 수 있었다.
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영문내용
(English Abstract) |
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