2009년 추계학술대회
Current Result Document :
| 한글제목(Korean Title) |
LLR 근사화에 따른 LDPC 디코더의 성능 분석 |
| 영문제목(English Title) |
An analysis of the effects of LLR approximation on LDPC decoder performance |
| 저자(Author) |
나영헌
정상혁
신경욱
Yeong-Heon Na
Sang-Hyeok Jeong
Kyung-Wook Shin
|
| 원문수록처(Citation) |
VOL 13 NO. 02 PP. 0405 ~ 0409 (2009. 10) |
한글내용
(Korean Abstract) |
본 논문에서는 LLR (Log-Likelihood Ratio) 근사화가 LDPC (Low-Density Parity Check) 복호기의 성능에 미치는 영향을 분석하였으며, 이를 통해 LDPC 복호기의 최적 설계조건을 도출하였다. LLR 합-곱 (LLR sum-product) LDPC 복호 알고리듬을 근사화시킨 최소합 알고리듬 (Min-Sum Algorithm; MSA)을 Matlab으로 모델링한 후, 시뮬레이션을 통해 근사화 비트 폭과 최대 반복 복호 횟수에 따른 비트오율 (BER) 성능을 분석하였다. 모델링된 LDPC 복호기는 IEEE 802.11n 표준에 제안된 블록길이 1,944비트, 부호화율 1/2인 패리티 검사 행렬을 사용하였으며, QPSK 변조와 백색 가우시안 잡음채널 하에서 시뮬레이션 하였다. LLR 근사화에 따른 비트오율 성능을 분석한 결과, LLR 비트 폭은 (7,5)이고 반복복호 횟수는 7인 경우에 비트오률 성능이 가장 우수함을 확인하였다.
|
영문내용
(English Abstract) |
In this paper, the effects of LLR (Log-Likelihood Ratio) approximation on LDPC (Low-Density Parity-Check) decoder performance are analyzed, and optimal design conditions of LDPC decoder are derived. The min-sum LDPC decoding algorithm which is based on an approximation of LLR sum-product algorithm is modeled and simulated by MATLAB, and it is analyzed that the effects of LLR approximation bit-width and maximum iteration cycles on the bit error rate (BER) performance of LDCP decoder. The parity check matrix for IEEE 802.11n standard which has block length of 1,944 bits and code rate of 1/2 is used, and AWGN channel with QPSK modulation is assumed. The simulation results show that optimal BER performance is achieved for 7 iteration cycles and LLR bit-width of (7,5).
|
| 키워드(Keyword) |
LDPC
error correction code
LLR approximation
IEEE 802.11n
|
| 파일첨부 |
PDF 다운로드
|
