한국정보통신학회 논문지 (Journal of the Korea Institute of Information and Communication Engineering)
Current Result Document :
| 한글제목(Korean Title) |
가변 클록 발생을 위한 DLL 주파수 합성기 |
| 영문제목(English Title) |
A DLL-Based Frequency Synthesizer for Generation of Various Clocks |
| 저자(Author) |
이지현
송윤귀
최영식
최혁환
류지구
Ji-Hyun Lee
Youn-Gui Song
Young-Shig Choi
Hyek-Hwan Choi
Ji-Goo Ryu
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| 원문수록처(Citation) |
VOL 08 NO. 06 PP. 1153 ~ 1157 (2004. 10) |
한글내용
(Korean Abstract) |
본 논문에서는 DLL(delay locked loop)에서의 프로그램 가능한 새로운 주파수 합성기를 제안하고자 한다. 일반적으로 주파수를 합성하기 위해서 PLL(phase locked loop)이 많이 이용되어 왔으며, locking 시간이 빠른 DLL 역시 주파수 합성에 이용되고 있다. 하지만 DLL의 경우 주파수를 합성하기 위해서는 따로 주파수를 체배하는 블록이 필요하다. 기존의 DLL에서 사용된 주파수 체배기는 주파수를 체배하는 배수가 한번 정해지면 바꿀 수 없다는 단점이 있다. 그러나 본 논문에서 제안하는 체배기는 입력주파수에 대해서 6배에서 10배까지 선형적으로 주파수를 체배할 수 있다. 제안된 DLL의 동작 주파수 범위는 600MHz에서 1GHz까지 이다. $0.35-㎛ CMOS 공정을 이용해 HSPICE simulation 하여 동작을 검증하였다.
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영문내용
(English Abstract) |
This paper describes a new programmable DLL_based frequency synthesizer. Generally, PLLs have been used for frequency synthesis. Inherent fast locking DLLs are also used for frequency synthesis. However, DLL needs a frequency multiplier for various frequencies. A conventional frequency multiplier used in DLL has a restriction in which a multiple is fixed. However, the proposed DLL can generate clocks which are from 6 times to 10 times of the reference clock. Frequency range of the proposed DLL is from 600MHz to 1GHz. The idea has been confirmed by HSPICE simulations in a $0.35-㎛ CMOS process.
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| 키워드(Keyword) |
주파수 합성
주파수 체배기
edge detector
VCDL
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