한국정보통신학회 논문지 (Journal of the Korea Institute of Information and Communication Engineering)
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| 한글제목(Korean Title) |
10Gbps 이더넷 응용을 위한 MAC 코어의 설계 및 검증 |
| 영문제목(English Title) |
Design and Verification of MAC Core for 10Gbps Ethernet Application |
| 저자(Author) |
손승일
Seung-il Sonh
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| 원문수록처(Citation) |
VOL 10 NO. 05 PP. 0812 ~ 0820 (2006. 05) |
한글내용
(Korean Abstract) |
최근 대부분의 전송기술(LAN 뿐만 아니라 MAN과 WAN까지)이 이더넷으로 통일되는 경향에 힘입어, 예전에 비하여 이더넷은 대단한 주목을 받게 되었다. 하드웨어 설계를 위해 10Gbps 이더넷 Data Link 계층의 MAC 코어를 C언어를 이용하여 성능평가를 실시하여 내부 FIFO의 크기를 도출하였다. 본 논문에서는 VHDL 언어와 Xilinx ISE 6.2i 툴을 이용하여 상위 계층 인터페이스, 전송엔진, 플로우 컨트롤 블록, 수신엔진, 정합 부계층(Reconciliation
Sublayer, 초기설정 블록, 상태전송 블록, XGMII 인터페이스 블록으로 구성되는 10Gbps 이더넷용 MAC(Media Access Control) 코어를 설계하고 Model_SIM 5.7G 시뮬레이터를 이용하여 검증하였다. 10Gbps 이더넷의 권고안에서는 10Gbps를 지원하기 위해 64비트 데이터 패스를 갖는 MAC 코어는 156.25MHz를 지원해야 하는데, 설계된 MAC 코어는 64비트의 데이터를 처리하고 168.549MHz를 지원하여 최대 10.78Gbps의 데이터처리를 지원한다. 이는 10Gbps 이상의 고속의 데이터 처리가 요구되는 응용분야에 적합하다. |
영문내용
(English Abstract) |
Ethernet has been given a greater attention recently due to tendency of unifying most of transmission technique(not only LAN, but MAN and WAN) to ethernet. Performance evaluation was performed using C language for 10Gbps ethernet Data Link to design the optimum hardware, then internal FIFO size was evaluated. In this paper, MAC core for 10Gbps ethernet which contains high layer interface, transmit engine, flow control block, receive engine, reconciliation sublayer, configuration block, statistics block, and XGMII interface block was designed using VHDL language and Xilinx 6.2i tool and verified using Model_SIM 5.7G simulator. According to the specification of l0Gbps ethernet, MAC core with 64-bit data path should support 156.25MHz in order to support 10Gbps. The designed MAC core that processes 64-bit data, operates at 168.549MHz and hence supports the maximum 10.78Gbps data processing. The designed MAC core is applicable to an area that needs a high-speed data processing of 10Gbps or more. |
| 키워드(Keyword) |
10Gbps Ethernet
MAC
XGMII
VHDL
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