한국정보통신학회 논문지 (Journal of the Korea Institute of Information and Communication Engineering)
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| 한글제목(Korean Title) |
SVC 복호화기에서 Inter Layer 업-샘플링의 효과적인 구조 |
| 영문제목(English Title) |
An Efficient Architecture of Inter Layer Up-sampling in Scalable Video Decoder |
| 저자(Author) |
기대욱
김재호
Dae-Wook Ki
Jae-ho Kim
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| 원문수록처(Citation) |
VOL 14 NO. 03 PP. 0621 ~ 0627 (2010. 03) |
한글내용
(Korean Abstract) |
본 논문에서는 SVC 복호화기에서 각 계층간 Inter layer 업-샘플링을 효과적으로 구현하기 위한 하드웨어 구조를 제안한다. 제안하는 구조에서 수직, 수평 방향 업-샘플링을 위한 register bank와 보간 모듈이 설계된다. 제안 구조를 사용하여 SRAM 메모리가 감소되고 JSVM과 비교해서 약 41%의 메모리 밴드위스가 감소되었다.
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영문내용
(English Abstract) |
This paper proposes an efficient architecture of Inter layer up-sampling in decoder for SVC(scalable video coding). A register bank for horizontal and vertical up-sampling and interpolation units are designed, by introducing the proposed architecture, 41% memory bandwidth is reduced compared to JSVM. For real-time operation for HD 6 layer decoder having CIF, SD, HD resolution for CGS layer, the hardware is designed to operate at 127MHz. The gate count is about 3000.
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| 키워드(Keyword) |
스케일러블 비디오 코딩
레이어간 업 샘플링
Scalable Video Coding
SVC
Inter layer Up-sampling
JSVM
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