한국정보통신학회 논문지 (Journal of the Korea Institute of Information and Communication Engineering)
Current Result Document :
| 한글제목(Korean Title) |
H.264/AVC 인코더용 파이프라인 방식의 변환 코딩 및 양자화 코어 연구 |
| 영문제목(English Title) |
A Study on Pipelined Transform Coding and Quantization Core for H.264/AVC Encoder |
| 저자(Author) |
손승일
Seungil Sonh
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| 원문수록처(Citation) |
VOL 16 NO. 01 PP. 0119 ~ 0126 (2012. 01) |
한글내용
(Korean Abstract) |
H.264/AVC는 부호화되는 잉여 데이터의 유형에 따라 3개의 변환을 사용할 수 있다. 4x4 DCT 변환은 항상 수행되며, 16x16 인트라 모드인 경우에는 추가적으로 휘도 DC 계수에는 4x4 하다마드 변환을 수행하고, 색체 DC 계수에는 2x2 하다마드 변환을 수행한다. 변환 코딩을 완료한 이후에 한층 더한 데이터 압축을 위해 양자화가 수행된다. 본 논문에서는 H.264/AVC에 중요한 역할을 하는 DCT 변환, 하다마드 변환 및 양자화에 대한 하드웨어적인 구현에 대해 연구하였다. 특히 파이프라인 기법을 적용하여 33클럭의 대기지연시간 이후에는 매 클럭 당 1개의 양자화된 결과를 출력할 수 있는 아키텍쳐를 제안하였다. 제안한 아키텍쳐는 Verilog HDL로 코딩되고, Xilinx 7.1i ISE툴을 사용하여 합성하고 검증하였다. 합성 결과 SPARTAN3S-1000 디바이스에서 동작 주파수는 106MHz이다. 1920X1080 HD 영상 프레임의 경우 최대 33프레임을 처리할 수 있다.
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영문내용
(English Abstract) |
H.264/AVC can use three transforms depending on types of residual data which are to be coded. H.264/AVC always executes 4x4 DCT transform. In 16x16 intra mode only, 4x4 Hadamard transform for luma DC coefficients and 2x2 Hadamard transform for chroma DC coefficients are performed additionally. Quantization is carried out to achieve further data compression after transform coding is completed. In this paper, the hardware implementation for DCT transform, Hadamard transform and quantization is studied. Especially, the proposed architecture adopting the pipeline technique can output a quantized result per clock cycle after 33-clock cycle latency. The proposed architecture is coded in Verilog-HDL and synthesized using Xilinx 7.1i ISE tool. The operating frequency is 106MHz at SPARTAN3S-1000. The designed IP can process maximum 33-frame at 1920x1080 HD resolution.
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| 키워드(Keyword) |
H.264/AVC
DCT
하다마드 변환
양자화
파이프라인
인트라 예측
H.264/AVC
DCT
Hadamard Transform
Quantization
Pipeline
Intra Prediction
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