한국정보통신학회 논문지 (Journal of the Korea Institute of Information and Communication Engineering)
Current Result Document :
| 한글제목(Korean Title) |
Line Scan Sensor용 저면적 eFuse OTP 설계 |
| 영문제목(English Title) |
Design of Small-Area eFuse OTP Memory for Line Scan Sensors |
| 저자(Author) |
학문초
허창원
김용호
하판봉
김영희
Hao Wenchao
Chang-Won Heo
Yong-Ho Kim
Pan-Bong Ha
Young-Hee Kim
|
| 원문수록처(Citation) |
VOL 18 NO. 08 PP. 1914 ~ 1924 (2014. 08) |
한글내용
(Korean Abstract) |
본 논문에서는 행의 개수가 열의 개수보다 작은 4행 × 8열의 셀 어레이를 갖는 eFuse OTP IP 설계에서 eFuse의 프로그램 전류를 공급하는 SL 구동 라인을 열 방향으로 라우팅 하는 대신 행 방향으로 라우팅 하므로 레이아웃 면적을 많이 차지하는 SL 구동회로 수를 8개에서 4개로 줄이는 셀 어레이 방식과 코어 회로를 제안하였다. 제안된 셀 어레이 방식과 코어 회로는 32비트 eFuse OTP IP의 레이아웃 면적을 줄였다. 그리고 큰 read 전류에 의해 blowing 되지 않은 eFuse가 EM 현상에 의해 blowing되는 현상을 방지하기 위하여 RWL 구동회로와 BL 풀-업 부하회로에 필요한 V2V(=2V±10％) 레귤레이터를 설계하였다. 설계된 4행 × 8열의 32비트 eFuse OTP IP의 레이아웃 면적은 120.1㎛×127.51㎛(=0.01531㎜2)로 기존의 eFuse OTP IP의 면적인 187.065㎛× 94.525㎛(=0.01768㎜2)보다 13.4% 더 작은 것을 확인하였다.
|
영문내용
(English Abstract) |
In this paper, a small-area cell array method of reducing number of SL drivers requiring large layout areas, where the SL drivers supplying programming currents are routed in the row direction in stead of the column direction for eFuse OTP memory IPs having less number of rows than that of columns such as a cell array of four rows by eight columns, and a core circuit are proposed. By adopting the proposed cell array and core circuit, the layout area of designed 32-bit eFuse OTP memory IP is reduced. Also, a V2V (=2V±10％) regulator necessary for RWL driver and BL pull-up load to prevent non-blown eFuse from being blown from the EM phenomenon by a big current is designed. The layout size of the designed 32-bit OTP memory IP having a cell array of four rows by eight columns is 13.4% smaller with 120.1㎛ × 127.51㎛(=0.01531㎜2) than that of the conventional design with 187.065㎛× 94.525㎛(=0.01768㎜2).
|
| 키워드(Keyword) |
라인 스캔 센서
저면적
eFuse OTP
레귤레이터
Line scan sensor
small-area
eFuse OTP
regulator
|
| 파일첨부 |
PDF 다운로드
|
