| 한글제목(Korean Title) |
입력분할에 의하여 합성된 조합 회로의 결함검출력 |
| 영문제목(English Title) |
On the Testability of Combinational Circuits Synthesized by Input Decomposition |
| 저자(Author) |
이귀상
Gueesang Lee
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| 원문수록처(Citation) |
VOL 20 NO. 07 PP. 0997 ~ 1004 (1993. 07) |
한글내용
(Korean Abstract) |
본 논문에서는 입력분할에 의한 논리합성도구인 FACTOR에 의해서 생성된 회로의 결함검출에 대하여 고찰한다. 논리합성도구 FACTOR는 부분회로들 사이의 연결선의 수가 최소화되도록 회귀적으로 입력을 분할하여 회로를 생성하므로 전체적으로 부분회로들이 나무구조(tree structure)를 형성한다. 이러한 회로들에 대하여 각각의 고착형 단결함에 대하여 결함검출 방법을 보이되 각각의 부분회로에 해당하는 진리표를 작성하고 이를 이용하여 주어진 결함이 쉽게 검출됨을 보인다. 또한 고착형 단결함 모델을 사용하여 100%결함검출가능함을 보인다. 따라서 다른 방법과 비교할 때, 입력분할에 의한 논리합성방법이 100%결함검출가능한 회로를 생성할 뿐 아니라 결함검출 셋트 발생의 어려움을 매우 손쉽게 논리합성단계에서 해결할 수 있음을 보인다. |
영문내용
(English Abstract) |
In this paper, the testability of combinational circuits generated by the logic synthesis tool FACTOR is considered using single stuck-at fault model. FACTOR generates circuits by recursively decomposing the inputs so that the connections between subcircuits become minimal, resulting in tree-type circuits. First, an effective fault detection algorithm is given. Also we show that these circuits are 100% testable, which demonstrates how FACTOR achieves the goal of 100% testability and easy test generation very easily compared to the other methods.
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