정보과학회 논문지 A : 시스템 및 이론
Current Result Document :
| 한글제목(Korean Title) |
마이크로 아키텍쳐 설계를 위한 VHDL 스케쥴링 알고리즘 |
| 영문제목(English Title) |
A VHDL Scheduling Algorithm for Micro-Architecture Design |
| 저자(Author) |
인치호
정정화
Chiho Lin
Jongwha Chong
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| 원문수록처(Citation) |
VOL 23 NO. 02 PP. 0153 ~ 0161 (1996. 02) |
한글내용
(Korean Abstract) |
본 논문에서는 행위 기술을 입력으로 받아들여 레지스터 전송 수준의 마이크로 아키텍쳐(micro architecture) 설계를 지원하기 위한 VHDL(VHSIC Hardware Description Language) 분석기 및 스케쥴링 알고리즘을 제안한다. VHDL로 기술된 시스템 사양을 VHDL 분석기에 의해 중간 데이타 관리 그래프 CDDG(Control Dominated Data Graph) 를 구성한후, CDDG에 포함된 하드웨어 자원 및 동작 시간 제한 조건들과 제어 흐름과 데이타 종속관계를 고려하여 스케쥴링을 수행한다. 즉, 제한 조건들을 부 그래프로 표현 한 후, 부 그래프간의 중첩 및 포함관계를 이용하여 부 그래프의 수 (제한 조건의 수)를 최소화 한다. 벤치마크 데이타를 사용하여 실험한 결과, 제안된 알고리즘이 기존의 알고리즘에 비해 우수함을 확인하였다. |
영문내용
(English Abstract) |
This paper proposes a VHDL analyzer and a scheduling algorithm for generating a micro architecture design in register transfer level from the behavioral description. The VHDL analyzer constructs the CDDG(Control Dominated Data Graph) from the system specification of VHDL description and performs scheduling in consideration of its constraint conditions which is represented by contorl flow, data dependency and such constraints as resource constraints and timing constraints. The constrints are substituted by subgraphs, and then the number of subgraphs (that is the number of the constraints) is minimized by using the inclusion and overlap relation among subgraphs. The effectiveness of the proposed algorithm has been proven by the experiment with the benchmark examples. |
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