정보과학회 논문지 A : 시스템 및 이론
Current Result Document :
| 한글제목(Korean Title) |
IEEE1149.1 구조에서 효율적인 지연시험구조와 절차 |
| 영문제목(English Title) |
An Efficient Delay Test Architecture and Procedure on IEEE1149.1 |
| 저자(Author) |
이창희
윤태진
김상진
남인길
안광선
Chang-Hee Lee
Tae-Jin Yun
Sang-Jin Kim
In-Gil Nam
Gwang-Seon Ahn
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| 원문수록처(Citation) |
VOL 25 NO. 04 PP. 0413 ~ 0422 (1998. 04) |
한글내용
(Korean Abstract) |
본 논문에서 제안하는 첫번째 구조인 ARCH-I은 0.5 Ttck의 지연 결함을 검출할 수 있으며, 고정된 소규모의 하드웨어 추가를 필요로 한다. ARCH-I에서의 시험 절차는 K구조에 비해 최소 2배 이상의 빠른 수행이 가능하다. 제안하는 두 번째 구조인 ARCH-II는 1 Ttck의 지연 결함을 검출하면서 ARCH-I에 비해 2배의 빠른 시험절차를 수행하며, 고정된 하드웨어 부담을 가진다. 제안된 구조와 시험절차는 대상회로에 대한 시뮬레이션을 통해 동작의 정확성과 효율성을 확인하였다. |
영문내용
(English Abstract) |
In this paper, we analyze the problems of conventional and previous method on delay test architecture and test procedure in IEEE 1149.1. To solve them, we propose two kinds of delay test architecture, and one common test procedure. Previous method has an inefficient test procedure, and hardware overheads on the rate of the number of CUT(circuit under test)s signal lines. The first architecture ARCH-I, we proposed, is to detect the delay defect of 0.5 Ttck size, and have a fixed small amount of hardware overhead. And first method is to test as 2 more faster than previous. Seconde architecture ARCH-II is to detect the delay defect of 1 Ttck size, 2 times faster than the ARCH-I, and also have a fixed small amount of hardware overhead. The simulation results ascertain the correct operation and effectiveness of the proposed architectures and test procedure. |
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