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| 한글제목(Korean Title) |
DRAM 접근 지연 시간이 NPU 성능에 주는 영향을 줄이기 위한 메모리 계층 구조 |
| 영문제목(English Title) |
Memory Hierarchy Design to Reduce The Effect of DRAM Access Latency on NPU Performance |
| 저자(Author) |
Keonjoo Lee
Donghyun Kang
Duseok Kang
Soonhoi Ha
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| 원문수록처(Citation) |
VOL 48 NO. 02 PP. 1022 ~ 1024 (2021. 12) |
한글내용
(Korean Abstract) |
NPU는 계산집약적인 합성 곱 신경망 (Convolutional Neural Network, CNN) 연산을 효율적으로 가속하기 위해 최적화되었고 다양한 연구와 함께 빠르게 발전하고 있다. NPU 성능에 큰 영향을 주는 DRAM 접근 지연 시간을 줄이기 위해 일반적으로 사용하는 방법은 칩 내부에 큰 사이즈의 SRAM을 두고 온 칩데이터 재사용을 최대화하는 것이다. 하지만 성능, 파워 소모 및 칩 면적 등의 다양한 제약 사항으로 오프 칩 DRAM 접근이 빈번하게 발생하고, 이로 인한 오프 칩 메모리 접근 지연은 NPU 성능에 영향을 준다. 본 논문에서는 기존의 칩 내부에서만 이루어졌던 메모리 계층 구조를 확장하여 L2 SRAM을 포함한 메모리 계층 구조를 제안하였고, 스크래치패드 메모리 (Scratch Pad Memory, SPM) 를 사용한 메모리 계층 구조를 통해 오프 칩 메모리 접근 지연 시간을 최대 83.6% 감소시켰다. |
영문내용
(English Abstract) |
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